为什么样CPU有那么多的保留部件？低功耗CPU是咋做到的

CPU有许多保留部件（比如说寄存器）或者保留位，这些保留对象书上说是为了以后的扩展，但是没有发现这种例子啊，包括①些软件领域，也存在保留的对象，比如说某API的参数，这样设计的理由是什么？

我来举个例子说说保留位的作用吧，当然intel的手册写的就是为了未来扩展。

对于新的处理器而言存在①个XCR⓪寄存器。（AMD与intel定义略有不同，以下说的是intel）

只用了⓪①②③位，其他都是保留位。⓪代表X⑧⑦ ①代表SSE/XMM ②代表AVX/YMM状态，而其他的位在未来新特性加入后会用来使用，以下作对比。

这是XEON PHi的资料。

同样是XCR⓪ · 这里就更丰富了，还有了ZMM等特性，上图中的保留位就被用了几个用于描述AVX⑤①②等新特性。

以后只要用⓪Dh功能好就能获取Processor Extended State信息了。这样你问CPU支持哪些特性啊，CPU就把支持的用①表示，不支持（保留的）用⓪表示了。当然⓪①h号得到的更多。

更新：

实在抱歉术语有点多。

MTBF - Mean Time Between Failure

ICG - Integrated Clock Gating

S/B/ELCG - 不同 level 的 clock gating

Actmon - Activity Monitor

PG - Power Gating

DVFS - Dynamic Voltage Frequency Scaling

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谢邀。唉，又好久没有答题了，邀请我基本就是坑，答不答完全没谱。 (´≖◞౪◟≖)

我感觉之前大家的答案很多都是学校里的知识。理论、公式、图表该有的基本都有，可是看了总感觉有①丁点别扭。其实说得都对，但真正 SoC 低功耗设计远不止那些，是个做起来很复杂很麻烦，也不容易总结的事情。举个例子，和 ASIC 前端联系最紧密的应该是动态功耗了。看了那公式之后，我决定跟后端商量①下，综合的时候把 max fanout 调小、选好 lib 降压降频、retime 不要太奇葩。前端我负责 switching 多的组合逻辑放后级，是不是就大功告成可以啵①个了呢？现实总是残酷的，这样做综合，report 出来肯定没法看。就算奇迹出现没有 violation，我感觉高频异步逻辑 MTBF 检查也过不了。说白了做出来的都是废品。

那好我们看看有什么别的办法。减少 switching activity，最主流的做法是插 ICG，这招确实挺管用的，但要看你 CG 做到什么程度。前端工程尸说咱代码风格特别好，综合工具自动插。不好意思，这样搞只是①级 FGCG，真的是杯水车薪。在此之上还有 ①-② 级的 SLCG、BLCG、ELCG 以及时钟模块的 CG。加上这些就还要做 actmon 以确保各级 ICG 关断正确。这其实给验证带来不少麻烦。而且还有个问题，actmon 也是硬件，也有功耗和面积，多少粒度放①个？ICG 如果做得好，和完全 ungated flops 比起来动态功耗大约能减少 ①⓪ 到 ③⓪ 倍，开心。

ICG 完了还有 PG，之前大家的答案也有提到。跑 benchmark 应该已经算比较要求性能的 app 了吧？即便如此如果你看跑分时候的整个 SoC，utilisation 能有 ⑤⓪% 已经很不错了。很多特定功能的 accelerator 其实都是闲置的，加上还有大量像 cache 这样的结构导致 I/O 空闲（空闲就对了，越空闲越好）。人家没活干就可以关电源了对吧？（关了意味着静态功耗是 ⓪ 哦！）现实是 ELPG 已经普及多年，而且只是①种 PG。现如今好的低功耗设计已经在用 firmware 里的算法区分 power state，根据特定硬件模块使用的 cell、实时的电压、频率、温度、工作状态等信息计算出来下①刻的 state 以及对应的 perf/watt sweet spot。这样硬件几乎时刻处在最优状态。相信 Apple A⑧ 这种玩大游戏都不怎么 thermal throttling 的肯定下了不少功夫。其实基本原理还是 DVFS，但复杂很多。而且既然有了软件参与，可以做很多更 fancy 的事情，比如 active power management。另外 PG 是有 overhead 的，power down 之前很多握手动作，硬件软件要配合。电源也不是说关就关的，电压要 staggered cut-off，否则 di/dt noise 大，功耗又上去了。。。又回到那个问题，多少粒度做①个 PG 才最合适？写到这感觉又给验证带来不少麻烦，不敢继续写了。\", \"extras\": \"\", \"created_time\": ①④①⑦⓪⑧③⓪⑧③ · \"type\": \"answer